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Traccia soluzione Es. 1 a) La porta logica CMOS realizza un inverter. La serie dei due PMOS può essere approssimata come un singolo PMOS avente |K P,eq|=1/2 |KP| = 0.5mA/V2. La soglia logica risulta essere pari a 1.43V. b) Il circuito realizza una porta NOR. La tensione in ingresso alla porta CMOS vale 0V (livello basso) e (3.3V‐ 0.7V)∙R2/(R1+R2)= 2.47V (livello alto) c) La scarica della capacità C1 dal livello alto (2.5V) alla soglia logica della porta CMOS (1.43) avviene attraverso la resistenza R2. Pertanto si ha t10 = 3kΩ∙1pF*ln(2.5/1.43)=1.6ns. Es. 2 a) I D = 0.1mA, Vout = +0.5V. VGD1=–1V, VGD2=–0.5V. gm1=gm2=0.4mA/V. b) vout/is(f=0)=R1=5kΩ ; vout/is(f)=R1||R2||R3=833Ω . Polo a fp=1/(2πC(R1+R2||R3)= 26.5kHz e zero a fz=159kHz. c) vout/vbias(f=1MHz)= –gm1(R1||R2||R3)= –0.33. Vbias(t) = –2.5V+30mV*sin(t). Vout(t) = 0.5V–10mV*sin(t). Es. 3 a) LSB= 5V∙R/(8∙R)= 625mV, V OUT,min=0V, VOUT,max=5V∙7/8= 4.375V. Il MSB è C b) A un livello logico alto deve corrispondere una tensione VG>VOUT,max+VT= 5.075V A un livello logico basso deve corrispondere una tensione VG<VOUT,min+VT= 0.7V c) La corrente di bias al morsetto – non ha effetto La corrente di bias al morsetto + circola nella Req determinata dalla codifica digitale. Nel caso di A=B=C=0 la Req è nulla  errore minimo pari a 0V La Req è massima per C=1,B=A=0 e vale Req,max=(4R)||(4R)= 2R. L’errore è dunque ϵmax=Req,max∙IB+= 1mV, molto minore di un LSB. L’errore parte da 0 con la codifica 000 e aumenta all’aumentare del codice di ingresso fino a raggiungere un massimo per 100 dopo di che diminuisce. E’ quindi un errore non lineare (non è costante come l’errore di offset e non aumenta proporzionalmente al codice di ingresso come nel caso di errore di guadagno) d) Gloop=A(s)  polo ad anello chiuso pari al GBP…