Architettura dei calcolatori 5 Processore pipeline e campi registri inter stadio

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ESERCIZIO 1 – Riferimento: PROCESSORE PIPELINE e CAMPI REGISTRI INTER-STADIO Sono dati il seguente frammento di codice assemblato re che comincia all’indirizzo indicato, e i valori iniziali specificati per alcuni registri. indirizzo codice assemblato re registro contenuto 0x 0000 0400 add $t1, $zero, $a0 a0 0x 005F E371 add $t0, $t0, $t2 t0 0x 000F 4821 lw $t0, ($a0) t2 0x 0003 ABCD Si consideri il ciclo di clock in cui l’esecuzione delle istruzioni nei vari stadi è la seguente: IF non di interesse ID lw $t0, ($a0) EX add $t0, $t0, $t2 MEM add $t1, $zero, $a0 WB non di interesse Si chiede di riportare i valori degli ingressi ai camp i dei registri inter-stadio (al termine del ciclo), e i valori dei segnali indicati, relativi a varie unità funzionali. Il ciclo di clock cui si riferisce la tabella sopra è il numero 4. ID – registro ID/EX EX – registro EX/MEM ID.PC  0x 0000 040C ID.(Rs)  0x 005F E371 ID.(Rt)  0x 000F 4821 EX.(Rt) = 0x 0003 ABCD ID.Rd  zero EX.R  t0 ID.WB.MemtoReg  1 EX.WB.MemtoReg  0 ID.WB.RegWrite  1 EX.WB.RegWrite  1 ID.M.Memwrite  0 segnali delle unità funzionali nel ciclo considerato estensione segno out  0x 0000 0000 RF reg lettura 1  a0 RF reg lettura 2  t0 RF reg scrittura  n.d. ALU ing 1  0x 000F 4821 ALU src  0 zero  0 ESERCIZIO 2 – Riferimento: PROCESSORE PIPELINE e CAMPI REGISTRI INTERSTADIO (esempio con conflitto di dato) Sono dati il seguente frammento di codice assemblato re che comincia all’indirizzo indicato, e i valori iniziali specificati per alcuni registri. indirizzo codice assemblatore registro contenuto 0x 0000 0400 add $t0, $t0, $t2 a0 0x 005F E371 sw $t0, ($a0) t0 0x 000F 4821 add $t1, $zero, $a0 t2 0x 0003 ABCD Si consideri il ciclo di clock in cui l’esecuzione delle istruzioni nei vari stadi è la seguente: IF non…