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Page 1 / 7 Nome Cognome____________________________________Matricola/Cod.Persona____________ RETI LOGICHE Prof. Fabrizio Ferrandi Prof. William Fornaciari Prof. Gianluca Palermo 10 – 02 – 2017 ISTRUZIONI: 1. Il tempo massimo a disposizione per svolgere la prova é di 1h:45min 2. Non è permessa la consultazione di alcun materiale didattico durante lo svolgimento della prova. È inoltre vietato utilizzare telefoni, calcolatori, libri e appunti. 3. In caso di necessità, il docente potrà richiedere lo svolgimento di una prova orale. 4. Tutte le risposte devono essere riportate su questi fogli. Non saranno considerate valide le risposte fornite su fogli diversi da quelli contenuti in questo plico. 5. E' consentito rispondere in italiano oppure in inglese. 6. Il punteggio degli esercizi è da considerarsi INDICATIVO 7. LE PARTI SCRITTE IN FORMATO NO N LEGGIBILE DAL DOCENTE SARANNO CONSIDERATE ERRATE IN FASE DI CORREZIONE Ex. 1 Ex. 2 Ex. 3 Ex. 4 TOT Voto Max 9 7 8 8 32 Voto Voto Finale Page 2 / 7 Esercizio n. 1 Data la seguente specifica VHDL:  Si disegni il circuito equivalente alla specificata data;  Si determini la tabella della verità delle funzioni U1 e U2;  Si minimizzino le reti combinatorie che generano U1 e U2 usando il metodo delle mappe di Karnaugh singolarmente per ogni uscita;  Si riportino le reti precedentemente minimizzate sulla PLA in figura evidenziando le connessioni con una X. Inserire chiaramente il nome degli ingressi e uscite. library ieee; use ieee.std_logic_1164.all; entity myComponent is port( a : in std_logic; b : in std_logic; c : in std_logic; d : in std_logic; U1 : out std_logic; U2 : out std_logic); end entity; architecture rtl of myComponent is signal x, y, f: std_logic; signal z_vector: std_logic_vector(2 downto 0); begin U2 <= y and f; U1 <=…